- A SanDisk apresentou planos para uma solução HBF (High-Bandwidth Flash) que une memória flash NAND e memória de acesso rápido no mesmo caminho de dados para acelerar IA.
- A ideia usa uma hierarquia semelhante à do HBM, com várias camadas de NAND empilhadas e conectadas por TSVs (Through Silicon Vias), permitindo maior capacidade, que pode chegar a até 4 terabytes por pilha.
- A patente US 12.430.274 B2 propõe empilhamento 3D de um bloco de NAND usando CMOS Bonded Array (CBA) sob o bloco de computação, que pode ser um acelerador de IA ou uma GPU, mantendo DRAM HBM no interposer.
- Enquanto a memória HBM cuida da memória de acesso imediato, a NAND no módulo de memória é usada para leituras/gravações em conjuntos de dados maiores, reduzindo velocidade, custo e consumo de energia.
- A patente ainda está em estágio conceitual, não sendo um produto pronto para testes; muitos aspectos, como consumo e custos de fabricação, precisam ser resolvidos antes de chegar ao mercado.
No processamento de IA, SanDisk avança com uma abordagem que une armazenamento e computação no mesmo chip. A proposta visa acelerar a era da IA ao reduzir gargalos entre memória e unidade de processamento, usando uma arquitetura híbrida.
A empresa divulga um caminho que combina memória de alta largura de banda com memória flash NAND. A ideia é empilhar camadas de NAND e conectá-las por meio de TSVs, criando uma pilha única no módulo de memória. O objetivo inicial é ampliar capacidades e reduzir latência.
A solução HBF High-Bandwidth Flash surge como resposta aos limites da memória HBM. Enquanto a HBM oferece 32 a 64 GB por pilha, o HBF promete chegar a volumes de até 4 TB, ampliando armazenamento próximo ao processador.
A proposta utiliza uma arquitetura hierárquica similar à da HBM, com camadas de NAND sobrepostas. Cada camada emite conectividade through silicon vias para fundir pacotes NAND em uma só pilha, facilitando o fluxo de dados com o processador.
Ainda não é produto. A SanDisk já trabalha com uma patente recente, US 12.430.274 B2, que detalha empilhamento 3D de NAND sob o bloco de computação principal, como um acelerador de IA ou uma GPU.
A ideia central é manter DRAM HBM no interposer, enquanto a memória flash NAND opera como camada de leitura/gravação e armazenamento de conjuntos de dados maiores. Assim, busca-se balancear velocidade, energia e custo.
A interface ampla entre chip de computação e módulo de memória aumenta a eficiência do sistema. A arquitetura ainda precisa enfrentar questões de consumo de energia e custo de fabricação para virar produto viável.
Do ponto de vista de mercado, a patente oferece vantagem competitiva, graças ao roteamento pelo módulo e à integração entre NAND e DRAM. Contudo, o caminho até a produção em larga escala ainda não está definido.
Analistas dizem que a distância entre a patente e a entrega prática é o principal desafio. Espera-se ver evoluções técnicas e possíveis demonstrações antes de qualquer lançamento comercial.
Fontes associadas às divulgações incluem especialistas em patentes e comentários de observadores do setor, com foco na viabilidade de escalar uma solução integrada tão complexa.
Contexto técnico
- A HBM tradicional empilha memória DRAM com conectividade de alta velocidade para a unidade de processamento.
- A NAND FLASH opera em velocidades menores, porém oferece maior capacidade a custo menor.
- TSVs conectam camadas empilhadas, reduzindo distância de transferência de dados entre memória e processador.
Desafios a superar
- Consumo de energia em uma pilha integrada de NAND e DRAM.
- Custo de fabricação de um único encapsulamento com múltiplas tecnologias.
- Benefícios reais em geração de IA e HPC diante de limitações técnicas.
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