Novos materiais podem aumentar a eficiência energética da microeletrônica

MIT apresenta método de fabricação que permite empilhar componentes ativos no back-end de um chip, reduzindo a distância que dados percorrem e aumentando a eficiência energética.
Processo utiliza uma camada de óxido de índio amorfo de cerca de 2 nanômetros como canal ativo da transistores no back-end, operando a baixa temperatura para não danificar o circuito existente.
Transistores de cerca de 20 nanômetros com memória integrada de óxido ferroeletivo de hafnioto-zircônio atingem comutação em 10 nanosegundos com consumo de energia reduzido.
Publicações em dois artigos no IEEE International Electron Devices Meeting (IEDM), com colaboração da University of Waterloo e Samsung Electronics.
Objetivo é aumentar densidade e eficiência energética para aplicações avançadas, como IA generativa, visão computacional e aprendizado profundo.

O MIT desenvolveu uma técnica de fabricação que permite empilhar múltiplos componentes ativos no back-end de um chip, reduzindo a distância que os dados percorrem entre lógica e memória. O avanço utiliza uma camada de óxido de índio amorfo de cerca de 2 nm e memória de hafnio-zircônio-óxido ferroeletro, com transistores de ~20 nm, atingindo switching em 10 ns com consumo menor. As publicações ocorrem em duas papers apresentadas no IEEE IEDM, com colaboração da University of Waterloo e da Samsung Electronics.

A proposta permite fabricar transistores com memória integrada em uma pilha compacta no back-end, evitando o aquecimento de dispositivos já existentes no front-end. Com isso, a distância de transmissão de dados é reduzida, potencializando a eficiência energética de circuitos. O material-chave, o óxido de índio amorfo, pode ser depositado a cerca de 150°C, método que minimiza danos aos componentes montados.

Os resultados envolvem equipe do MIT liderada por Yanjie Shao, com coautores seniores como Jesús del Alamo e Dimitri Antoniadis. Também há participação de pesquisadores da University of Waterloo e da Samsung Electronics. A colaboração incluiu validação de desempenho por meio de modelos desenvolvidos com a Waterloo.

A pesquisa detalha etapas de perfecting do processo de fabricação, redução de defeitos na camada de 2 nm e o uso de hafnio-zircônio-óxido ferroeletro como memória integrada. Em testes, os dispositivos apresentaram comutação rápida, baixo consumo de energia e alta densidade de integração, abrindo caminho para aplicações em IA, aprendizado profundo e visão computacional.

Segundo os autores, o objetivo é ampliar a pilha de memórias e transistores no back-end, mantendo a integridade do front-end. A equipe planeja evoluir o desempenho e controlar com maior precisão as propriedades da memória ferroeletro, visando aplicações futuras em sistemas maiores.

O trabalho foi apoiado pelo Semiconductor Research Corporation (SRC) e pela Intel, com fabricação realizada nas instalações MIT Microsystems Technology Laboratories e MIT.nano.